此外，台积电还推出了业界第一个基于3纳米的Auto Early 技术，命名为N3AE。 N3AE提供以N3E为基础的汽车制程设计套件（PDK），

　　此外，几项相关技术也公布了进展，台积电 3DFabric 系统整合技术包括各种先进的 3D 芯片堆叠和先进封装技术，以支持广泛的下一代产品：在 3D 芯片堆叠方面，台积电在系统整合芯片（TSMC-SoIC）技术家族中 加入微凸块的SoIC-P，以支持更具成本敏感度的应用。

　　2.5D CoWoS 平台得以实现先进逻辑和高频宽记忆体的整合，适用于人工智能、机器学习和数据中心等 HPC 应用；整合型扇出层叠封装技术（InFO PoP）和 InFO-3D 支持移动应用，InFO-2.5D 则支持 HPC 小芯片整合。基于堆叠芯片技术的系统整合芯片（SoIC）现可被整合于整合型扇出 （InFO）或 CoWoS 封装中，以实现最终系统整合。

　　CoWoS 家族主要针对需要整合先进逻辑和高带宽存储器的 HPC 应用。根据台积电的说法，已经支持超过 25 个客户的 140 多种 CoWoS 产品。所有 CoWoS 解决方案的中介层面积均在增加，以便整合更多先进芯片和高带宽存储器的堆叠，以满足更高的性能需求。台积电正在开发具有高达 6 个光罩尺寸（约 5，000 平方毫米）重布线层（RDL）中介层的 CoWoS 解决方案，能够容纳 12 个高带宽存储器堆叠。

　　InFO PoP 自 2016 年开始量产并运用于高端移动设备，可以在更小的封装规格中容纳更大、更厚的系统级芯片（SoC）。在 HPC 应用方面，无基板的 InFOM 支持高达 500 平方毫米的小芯片整合，适用于对外型尺寸敏感度较高的应用。

　　3D芯片堆叠技术，SoIC-P 采用 18-25 微米间距微凸块堆叠技术，主要针对如移动、物联等成本应用。SoIC-X 采用无凸块堆叠技术，主要针对 HPC 应用。其芯片对晶圆堆叠方案具有 4.5 至 9 微米的键合间距，已在台积电的 N7 工艺技术中量产。SoIC 堆叠芯片可以进一步整合到 CoWoS、InFo 或传统倒装芯片封装，运用 于客户的最终产品。

　　AMD就展示了采用 SoIC-X 技术将 N5 GPU 和 CPU 堆叠于底层芯片，并整合在 CoWoS 封装中，以满足下一代百万兆级（exa-scale）运算的需求，这也是台积电 3DFabric 技术推动 HPC 创新的案例。

　　在去年的开放创新平台（Open Innovation Platform ，OIP）论坛上，台积电宣布推出新的 3DFabric 联盟，这是继 IP 联盟、电子设计自动化（EDA）联盟、设计中心联盟（DCA）、云端（Cloud）联盟和价值链联盟（VCA）之后的第六个 OIP 联盟，旨在促进下一代 HPC 和移动设计的生态系统合作，

　　此外，为了满足客户不断增长的需求，台积电加快了晶圆厂建设速度。从 2017 年到 2019 年，平均每年进行大约 2 期的晶圆厂建设工程。加快到2020 年到 2023 年，平均建设进度大幅增加至每年约 5 期的工程。

　　在过去两年，台积电总共展开了 10 期的晶圆厂新建工程，包括在台湾地区的 5 期晶圆厂工程与 2 期先进封装厂工程，以及全球范围内的 3 期晶圆厂工程。在中国大陆，南京厂新 1 期的 28 纳米制程晶圆厂已于 2022 年开始量产。